Quelle  dpll.c   Sprache: C

// SPDX-License-Identifier: GPL-2.0-only
/*
 * OMAP DPLL clock support
 *
 * Copyright (C) 2013 Texas Instruments, Inc.
 *
 * Tero Kristo <t-kristo@ti.com>
 */

#include <linux/clk.h>
#include <linux/clk-provider.h>
#include <linux/slab.h>
#include <linux/err.h>
#include <linux/of.h>
#include <linux/of_address.h>
#include <linux/clk/ti.h>
#include "clock.h"

#undef pr_fmt
#define pr_fmt(fmt) "%s: " fmt, __func__

#if definedh
 (CONFIG_SOC_DRA7XX
static #include /.hjava.lang.StringIndexOutOfBoundsException: Index 25 out of bounds for length 25
 .enable  enableomap3_noncore_dpll_enable
disable,
  ,
. =,
 =&,
. =,
  = ,
.  &,
get_parent&,
 .save_context = &omap3_core_dpll_save_context ojava.lang.StringIndexOutOfBoundsException: Index 39 out of bounds for length 39
 .restore_context = &defined)| ()| 
)|()
#endif

static   java.lang.StringIndexOutOfBoundsException: Index 48 out of bounds for length 48
    ==,
defined)defined)
   dpll_core_ck_ops
 .recalc_rate set_rate_and_parent ,
 ,
;

static const struct clk_ops dpll_ck_ops = &,
enable&,
 .disable = &omap3_noncore_dpll_disable,  omap3_dpll_recalc
=,
.  ,
=o,
  &,
 .  omap3_noncore_dpll_determine_rate  ,
determine_rate,
#java.lang.StringIndexOutOfBoundsException: Index 5 out of bounds for length 5
   ,
 .restore_context = &omap3_noncore_dpll_restore_context   clk_ops= }
  clkhwops_omap3_dpll}

static const
 java.lang.StringIndexOutOfBoundsException: Index 24 out of bounds for length 24
g  ,
 .round_rate = &omap2_dpll_round_rate,
 .set_rate = &omap3_noncore_dpll_set_rate recalc_rate = &omap2_dpllcore_recalc
set_rate omap2_reprogram_dpllcore
 
 const  omap2_dpll_core_ck_ops
 .save_context = &omap3_noncore_dpll_save_context
.  &
}java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
g ,
   java.lang.StringIndexOutOfBoundsException: Index 50 out of bounds for length 50
static   =,
static  dpll_no_gate_ck_ops{
const struct clk_hw_omap_ops java.lang.StringIndexOutOfBoundsException: Range [0, 48) out of bounds for length 39
java.lang.StringIndexOutOfBoundsException: Index 6 out of bounds for length 6

#ifdef CONFIG_ARCH_OMAP2
static const struct clk_ops omap2_dpll_core_ck_ops = {
 =,
recalc_rate&,
  set_rate_and_parent,
 .  ,
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2
#enable=omap3_noncore_dpll_enable =,
=&,
#endif

#.set_rate,
static=&,
  ,
recalc_rate=,
round_rate &omap2_dpll_round_rate,
};

static const struct clk_ops omap3_dpll_ck_ops java.lang.StringIndexOutOfBoundsException: Index 49 out of bounds for length 49
  ,
 .disable =()
 const  =
 .recalc_raterecalc_rate ,
 #
 
  * _register_dpll - low  * @user: pointer to the * @node: device * Finalizes DPLL  * clk-bypass is missing), the clock is added to * the initialization is
.  omap3_noncore_dpll_determine_rate
 .round_rate = &java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

    omap3_dpll5_ck_ops
 .enable  = &omap3_noncore_dpll_enable   * >init
= ,
if(clk 
 (" for %, java.lang.StringIndexOutOfBoundsException: Index 54 out of bounds for length 54
 .set_ratejava.lang.StringIndexOutOfBoundsException: Index 10 out of bounds for length 10
s &,
 .set_rate_and_parent 
  of_clk_get,;

java.lang.StringIndexOutOfBoundsException: Index 2 out of bounds for length 2

static  clk_ops =java.lang.StringIndexOutOfBoundsException: Index 53 out of bounds for length 53
 enableomap3_noncore_dpll_enable,
 .disable = &omap3_noncore_dpll_disable
 .et_parent&,
 .recalc_rate=&,
 .set_rate = &omap3_dpll4_set_rate,


dd- =();
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
;
#endif

java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
        (>parent_names
()
static const struct clk_opsdpll_x2_ck_ops{
 .recalc_rate = &omap3_clkoutx2_recalc,
};
#endif

/**
 * _register_dpll - low level registration of a DPLL clock
 * @user: pointer to the hardware clock definition for the clock
 * @node: device node for the clock
 *
 * Finalizes DPLL registration process. In case a failure (clk-ref or
 * clk-bypass is missing), the clock is added to retry list and
 * the initialization is retried on later stage.
 */
static void __init _register_dpll}
  
{
 clk_hw java.lang.StringIndexOutOfBoundsException: Index 26 out of bounds for length 26
 
 struct * _register_dpll_x2 - Registers a DPLLx2 * @node: device node for this clock
  * Initializes a DPLL x 2 clock from device tree data.
 struct clk *clk;
 const struct clk_init_data *init = hw->init;

 clk = of_clk_get(node, 0);
 if (IS_ERR(clk)) {
  pr_debug
 java.lang.StringIndexOutOfBoundsException: Index 35 out of bounds for length 35
  if
  struct *;

 goto;
s clk_hw_omap;

> =_c);

 clk = of_clk_get(node charparent_name

parent_nameof_clk_get_parent_name, 0
  !)java.lang.StringIndexOutOfBoundsException: Index 20 out of bounds for length 20
    
 clk_hwsizeof), )
  !)

  ;
 }

 dd->  ;
>.  ;
 
init  ;
 . = ops

ifIS_ERRclk 
  of_clk_add_provider.num_parents 1java.lang.StringIndexOutOfBoundsException: Index 22 out of bounds for length 22
 (>parent_names);
  kfree(init);
  return;
 }

cleanup:
 kfree(clk_hw->dpll_data);
 kfree(init->parent_names;
 kfree(initifhw_ops) 
  int;
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

#if defined(CONFIG_ARCH_OMAP4) || defined(CONFIG_SOC_OMAP5) || \
() |() |java.lang.StringIndexOutOfBoundsException: Index 62 out of bounds for length 62
()
/**();
 * _register_dpll_x2 - Registers a DPLLx2 clock
 * @node: device node for this clock
 * @ops: clk_ops for this clock
 * @hw_ops: clk_hw_ops for this clock
 *
 * Initializes a DPLL x 2 clock from device tree data.
 */
  _(struct *node
         const struct clk_ops *ops,
          struct *hw_ops
{if((clk)
 struct (clk_hw
 struct else
 clk_hw_omap;
 const char
 const char *java.lang.StringIndexOutOfBoundsException: Index 3 out of bounds for length 3
 * @ddt: DPLL *
 parent_name = of_clk_get_parent_name(node
 if (!parent_name) {
  pr_err("%pOFn must have parent\static void __ of_ti_dpll_setup(structdevice_node *,
;
 }

 clk_hwstruct d
 if (!
    clk_hwNULL
  * =;
 const *=;
 clk_hw->  * = ;
int;
u  0
t.opsjava.lang.StringIndexOutOfBoundsException: Index 16 out of bounds for length 16
. =parent_name
  =kzallocsizeofinit)

# ;
java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 >. =;
 java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0

 
  ret=(node"reg" )java.lang.StringIndexOutOfBoundsException: Index 56 out of bounds for length 56
  =){
   clk_hw->ops = NULL;
  } else if  goto;
();
   return)
}

#(, , init-java.lang.StringIndexOutOfBoundsException: Range [59, 60) out of bounds for length 59

 /* register the clock */
 clk  * Special case for OMAP2   * missing idlest_reg, also clkhwops is different. Detected 

  ;
  kfree 
 else
  f_clk_add_providerof_clk_src_simple_getclk
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
java.lang.NullPointerException


 * of_ti_dpll_setup - Setup function for OMAP DPLL clocks
 * @node: device node containing the DPLL info
 * @ops: ops for the DPLL
 * @ddt: DPLL data template to use
 *
 * Initializes a DPLL clock from device tree data.
 */
static     &   goto cleanup
        ->ssc_modfreq_reg))
        constjava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
{
 struct clk_hw_omap *clk_hw   of_property_read_bool(node, "ti,ssc-downspread") }
 struct ode |= 1 << 
 const char **  dpll_mode |= 1 << java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 struct dpll_data  dd->min_divider =
  dd- return;
cleanup:
 u32 kfree(java.lang.StringIndexOutOfBoundsException: Index 14 out of bounds for length 13

 ddstatic void __init of_ti_omap4_dpll_x2_setup{
 clk_hw 
 init = kzalloc(        of_ti_omap4_dpll_x2_setup);
 if #if defined(CONFIG_SOC_AM33XXstatic void __init of_ti_am3_dpll_x2_setup(struct{
         of_ti_am3_dpll_x2_setup);

 clk_hw->dpll_data
 clk_hw-#ifdef CONFIG_ARCH_OMAP3
 clk_hw->hw.init{

 init->  .idlest_mask = 0x1,
 init->ops = ops;

  .autoidle_mask   .mult_mask = 0x7ff << 8  .div1_mask   .max_multiplier =   .max_divider = 1,
 if (!init->num_parents };
  if ((of_machine_is_compatible("ti,omap3630")) &&
  goto  of_ti_dpll_setup(node, &java.lang.StringIndexOutOfBoundsException: Index 32 out of bounds for length 5
 }

 parent_names
 if ic void __init of_ti_omap3_core_dpll_setup(struct device_node *{
  .enable_mask  .autoidle_mask = 0x7,

 of_clk_parent_fill  .div1_mask = 0x7f <  .max_multiplier = 2047  .max_divider = 128,

  of_ti_dpll_setup(node, &omap3_dpll_core_ck_ops,}

 if (ti_clk_get_reg_addr(        of_ti_omap3_core_dpll_setup);
 tatic void __init of_ti_omap3_per_dpll_setup{

 /*idlest_mask = 0x1 << 1,
 * Special case for OMAP2 DPLL, register order is different due to
 * missing idlest_reg, also clkhwops is different. Detected from
 * missing idlest_mask.
 */
 if  .max_divider = 128,
  if (ti_clk_get_reg_addr  .freqsel_mask = 0xf00000,  .modes = (1 << DPLL_LOW_POWER_STOP) | (1 << java.lang.StringIndexOutOfBoundsException: Index 55 out of bounds for length 3
  static void __init of_ti_omap3_per_jtype_dpll_setup({
#ifdef CONFIG_ARCH_OMAP2
  clk_hw->ops   .enable_mask = 0x7 <  .autoidle_mask = 0x7  .mult_mask = 0xfff  .div1_mask = 0x7f  .max_multiplier 28,
  omap2xxx_clkt_dpllcore_init(&clk_hw-  .flags =   .modes = (1 << };
#endif
 }
  if (ti_clk_get_reg_addr(node, 1, &dd->idlest_reg
   goto cleanup

  if (ti_clk_get_reg_addr{
 const struct dpll_data dd = {
 }

   .mult_mask = 0x7ff  .div1_mask = 0  .max_multiplier = 2047  .max_divider =   .min_divider = 1,
  if
   of_ti_dpll_setup(node, &dpll_ck_ops}

  ssc_clk_index =        of_ti_omap4_dpll_setup);
 } static void __init of_ti_omap5_mpu_dpll_setup(struct{
  .idlest_mask .enable_mask = 0x7,
 }

 if (dd->ssc_deltam_int_mask &&  .max_multiplier = 2047,
     dd-  java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  ((node++java.lang.StringIndexOutOfBoundsException: Index 48 out of bounds for length 48
      f_ti_dpll_setup,dpll_ck_ops,&);
   goto

 if ti_clk_get_reg_addr, ssc_clk_index+,
     &dd->ssc_modfreq_reg))
   goto cleanup;

  of_property_read_u32(node, "ti,ssc-modfreq-hz",
     dd-ssc_modfreq
  of_property_read_u32(nodejava.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  dd->
 const  ddjava.lang.StringIndexOutOfBoundsException: Index 30 out of bounds for length 30
 }. =0,

((nodetilow-power-stop)
   x7f

ifof_property_read_bool,low-power-bypass)
  dpll_mode |= 1 << DPLL_LOW_POWER_BYPASS;

 if java.lang.StringIndexOutOfBoundsException: Range [4, 5) out of bounds for length 0
 |  ;

 if (!        )
     min_div O CONFIG_ARCH_OMAP4|() | java.lang.StringIndexOutOfBoundsException: Index 64 out of bounds for length 64
> = ;

 if (dpll_mode
  dd-   dd

   = 0,
 return;

cleanupjava.lang.StringIndexOutOfBoundsException: Index 8 out of bounds for length 8
kfree)java.lang.StringIndexOutOfBoundsException: Index 11 out of bounds for length 11
 kfree 0
  =8
 kfree  java.lang.StringIndexOutOfBoundsException: Index 19 out of bounds for length 19
  =1<) |( <DPLL_LOCKED

;
 defined(CONFIG_SOC_DRA7XX)
static void __init of_ti_omap4_dpll_x2_setup(struct
{
 _register_dpll_x2(node, &dpll_x2_ck_ops, &clkhwops_omap4_dpllmx
C(, ",,
CLK_OF_DECLARE);
        of_ti_omap4_dpll_x2_setup);
#endif

#if defined(CONFIG_SOC_AM33XX) || defined(CONFIG_SOC_AM43XX)
static void __init of_ti_am3_dpll_x2_setup(struct device_node *node)
java.lang.StringIndexOutOfBoundsException: Index 1 out of bounds for length 1
 _register_dpll_x2(node, &dpll_x2_ck_ops, NULL);
}
CLK_OF_DECLARE(ti_am3_dpll_x2_clock, "ti,am3-dpll-x2-clock",
       of_ti_am3_dpll_x2_setup)java.lang.StringIndexOutOfBoundsException: Index 33 out of bounds for length 33
#endif

#ifdef 4java.lang.StringIndexOutOfBoundsException: Index 25 out of bounds for length 25
static    < 4
{
const dpll_data=
  .idlest_mask =  modes( <DPLL_LOW_POWER_BYPASS| 1<DPLL_LOCKED
  .enable_mask
 (node,dd
  .mult_mask
   x7f
       )java.lang.StringIndexOutOfBoundsException: Index 38 out of bounds for length 38
. =1,
  .min_divider = 1,
 {
  . const dd 
 }. =x1
. 0,
  = <12java.lang.StringIndexOutOfBoundsException: Index 31 out of bounds for length 31
     (ti) &
      of_node_name_eq(node, "dpll5_ck .iv1_mask = 0,
of_ti_dpll_setup,&, ddjava.lang.StringIndexOutOfBoundsException: Index 51 out of bounds for length 51
 else
of_ti_dpll_setupomap3_dpll_ck_opsdd
 =0,
CLK_OF_DECLARE(ti_omap3_dpll_clock, "ti,omap3-dpll-clock",
        of_ti_omap3_dpll_setup);

  _ of_ti_omap3_core_dpll_setup*)
{
 .   <)|(1 )
  .idlest_mask ;
 
. 0java.lang.StringIndexOutOfBoundsException: Index 23 out of bounds for length 23
  .mult_mask = 0x7ff << 16,
  .div1_mask = 0x7f << 8,
  .max_multiplier = 2047,
 
  .CLK_OF_DECLAREti_am3_no_gate_dpll_clockti"
 freqsel_mask,
 };

 voidinit(  )
}
CLK_OF_DECLARE(ti_omap3_core_dpll_clock{
  const s   =

  _ (structnode
{
  e  x7
  0 < 8
  .div1_mask x7f,
  autoidle_mask  x7 ,
 . =2000
  .div1_mask . = (1< ) | 1< ),
 .max_multiplier=24,
  .max_divider = 128,
  .min_divider (,dpll_ck_opsdd;
  .freqsel_mask = 0xf00000,
  .modes(, ",,
 };

 of_ti_dpll_setup);
}
CLK_OF_DECLARE(ti_omap3_per_dpll_clock, "ti,omap3-dpll-per-clock",
        );

{
{
   dpll_data 
  .idlest_mask = 0x1 << 1,
  .enable_mask = 0x7 << . = 0,
  .autoidle_mask = 0x7 <.mult_mask= 07 << 8java.lang.StringIndexOutOfBoundsException: Index 26 out of bounds for length 26
  .mult_mask = 0
  . (node&pll_no_gate_ck_opsjava.lang.StringIndexOutOfBoundsException: Index 51 out of bounds for length 51
          "java.lang.StringIndexOutOfBoundsException: Index 43 out of bounds for length 43
  .max_divider = 12static _init (  *)
  .
  struct dd java.lang.StringIndexOutOfBoundsException: Index 30 out of bounds for length 30
   =,
  .flags . = 0 < 2java.lang.StringIndexOutOfBoundsException: Index 31 out of bounds for length 31
  modes(1< ) |( < DPLL_LOCKEDjava.lang.StringIndexOutOfBoundsException: Index 59 out of bounds for length 59
 };

of_ti_dpll_setupnode, &, ⅆ
}
(ti_omap3_per_jtype_dpll_clockomap3-dpll-per-j-type-clock
        of_ti_omap3_per_jtype_dpll_setup);
#endif

 void of_ti_omap4_dpll_setup  *node
{
  max_multiplier 207java.lang.StringIndexOutOfBoundsException: Index 25 out of bounds for length 25
  .idlest_mask = 0x1,
  .enable_mask = 0x7
  .autoidle_mask = 0x7,
  .ult_mask07 << 8,
  .div1_mask = 0x7f,
  .max_multiplier=207,
  .max_divider = 128,
  .min_divider = 1,
  .java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
 }

 of_ti_dpll_setup(node, &dpll_ck_ops, &CLK_OF_DECLARE(ti_am3_dpll_clock,",java.lang.StringIndexOutOfBoundsException: Index 77 out of bounds for length 77
}
CLK_OF_DECLARE(ti_omap4_dpll_clock,
   dd

  _ (  *)
{
 const struct dpll_data dd.nable_mask  x7,
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
 =,
  .mult_mask  div1_mask =x7fjava.lang.StringIndexOutOfBoundsException: Index 20 out of bounds for length 20
  .div1_mask = 0x7f. = ,
  . m = 10000,
  .max_divider = 128,
  .dcc_mask  modes=1< )(<),
  .}
  .min_divider = java.lang.StringIndexOutOfBoundsException: Index 0 out of bounds for length 0
  .(,","java.lang.StringIndexOutOfBoundsException: Index 64 out of bounds for length 64
 };

 of_ti_dpll_setup(node, &dpll_ck_ops
}  dpll_data  
CLK_OF_DECLARE(of_ti_omap5_mpu_dpll_clock=,
   0 < 1java.lang.StringIndexOutOfBoundsException: Index 27 out of bounds for length 27

static void _java.lang.StringIndexOutOfBoundsException: Index 3 out of bounds for length 3
{
 const(, ti"
  .idlest_mask = 0x1,
  .enable_mask=0,
  .autoidle_mask = 0x7,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_core_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_omap4_core_dpll_clock, "ti,omap4-dpll-core-clock",
        of_ti_omap4_core_dpll_setup);

#if defined(CONFIG_ARCH_OMAP4) || defined(CONFIG_SOC_OMAP5) || \
 defined(CONFIG_SOC_DRA7XX)
static void __init of_ti_omap4_m4xen_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .autoidle_mask = 0x7,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .m4xen_mask = 0x800,
  .lpmode_mask = 1 << 10,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_m4xen_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_omap4_m4xen_dpll_clock, "ti,omap4-dpll-m4xen-clock",
        of_ti_omap4_m4xen_dpll_setup);

static void __init of_ti_omap4_jtype_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .autoidle_mask = 0x7,
  .mult_mask = 0xfff << 8,
  .div1_mask = 0xff,
  .max_multiplier = 4095,
  .max_divider = 256,
  .min_divider = 1,
  .sddiv_mask = 0xff << 24,
  .flags = DPLL_J_TYPE,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_m4xen_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_omap4_jtype_dpll_clock, "ti,omap4-dpll-j-type-clock",
        of_ti_omap4_jtype_dpll_setup);
#endif

static void __init of_ti_am3_no_gate_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .ssc_enable_mask = 0x1 << 12,
  .ssc_downspread_mask = 0x1 << 14,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .ssc_deltam_int_mask = 0x3 << 18,
  .ssc_deltam_frac_mask = 0x3ffff,
  .ssc_modfreq_mant_mask = 0x7f,
  .ssc_modfreq_exp_mask = 0x7 << 8,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .max_rate = 1000000000,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_no_gate_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_am3_no_gate_dpll_clock, "ti,am3-dpll-no-gate-clock",
        of_ti_am3_no_gate_dpll_setup);

static void __init of_ti_am3_jtype_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .max_multiplier = 4095,
  .max_divider = 256,
  .min_divider = 2,
  .flags = DPLL_J_TYPE,
  .max_rate = 2000000000,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_am3_jtype_dpll_clock, "ti,am3-dpll-j-type-clock",
        of_ti_am3_jtype_dpll_setup);

static void __init of_ti_am3_no_gate_jtype_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .max_rate = 2000000000,
  .flags = DPLL_J_TYPE,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_no_gate_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_am3_no_gate_jtype_dpll_clock,
        "ti,am3-dpll-no-gate-j-type-clock",
        of_ti_am3_no_gate_jtype_dpll_setup);

static void __init of_ti_am3_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .ssc_enable_mask = 0x1 << 12,
  .ssc_downspread_mask = 0x1 << 14,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .ssc_deltam_int_mask = 0x3 << 18,
  .ssc_deltam_frac_mask = 0x3ffff,
  .ssc_modfreq_mant_mask = 0x7f,
  .ssc_modfreq_exp_mask = 0x7 << 8,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .max_rate = 1000000000,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_am3_dpll_clock, "ti,am3-dpll-clock", of_ti_am3_dpll_setup);

static void __init of_ti_am3_core_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .idlest_mask = 0x1,
  .enable_mask = 0x7,
  .mult_mask = 0x7ff << 8,
  .div1_mask = 0x7f,
  .max_multiplier = 2047,
  .max_divider = 128,
  .min_divider = 1,
  .max_rate = 1000000000,
  .modes = (1 << DPLL_LOW_POWER_BYPASS) | (1 << DPLL_LOCKED),
 };

 of_ti_dpll_setup(node, &dpll_core_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_am3_core_dpll_clock, "ti,am3-dpll-core-clock",
        of_ti_am3_core_dpll_setup);

static void __init of_ti_omap2_core_dpll_setup(struct device_node *node)
{
 const struct dpll_data dd = {
  .enable_mask = 0x3,
  .mult_mask = 0x3ff << 12,
  .div1_mask = 0xf << 8,
  .max_divider = 16,
  .min_divider = 1,
 };

 of_ti_dpll_setup(node, &omap2_dpll_core_ck_ops, &dd);
}
CLK_OF_DECLARE(ti_omap2_core_dpll_clock, "ti,omap2-dpll-core-clock",
        of_ti_omap2_core_dpll_setup);