Quelle  mscc_mac.h

/* SPDX-License-Identifier: (GPL-2.0 OR MIT) */
/*
 * Driver for Microsemi VSC85xx PHYs
 *
 * Copyright (c) 2020 Microsemi Corporation
 */

#ifndef _MSCC_PHY_LINE_MAC_H_
#define _MSCC_PHY_LINE_MAC_H_

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#define MSCC_MAC_CFG_ENA_CFG_RX_CLK_ENA    BIT(0)
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#define MSCC_MAC_CFG_MODE_CFG_FORCE_CW_UPDATE_INTERVAL(x) ((x) << 20)
#define MSCC_MAC_CFG_MODE_CFG_FORCE_CW_UPDATE_INTERVAL_M GENMASK(29, 20)
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#define MSCC_MAC_CFG_MODE_CFG_MAC_PREAMBLE_CFG_M  GENMASK(12, 10)
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#define MSCC_MAC_CFG_MAXLEN_CFG_MAX_LEN_TAG_CHK   BIT(16)
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#define MSCC_MAC_CFG_TAGS_CFG_TAG_ID(x)    ((x) << 16)
#define MSCC_MAC_CFG_TAGS_CFG_TAG_ID_M    GENMASK(31, 16)
#define MSCC_MAC_CFG_TAGS_CFG_TAG_ENA    BIT(4)

#define MSCC_MAC_CFG_ADV_CHK_CFG_EXT_EOP_CHK_ENA  BIT(24)
#define MSCC_MAC_CFG_ADV_CHK_CFG_EXT_SOP_CHK_ENA  BIT(20)
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#define MSCC_MAC_CFG_ADV_CHK_CFG_PRM_SHK_CHK_DIS  BIT(12)
#define MSCC_MAC_CFG_ADV_CHK_CFG_PRM_CHK_ENA   BIT(8)
#define MSCC_MAC_CFG_ADV_CHK_CFG_OOR_ERR_ENA   BIT(4)
#define MSCC_MAC_CFG_ADV_CHK_CFG_INR_ERR_ENA   BIT(0)

#define MSCC_MAC_CFG_LFS_CFG_LFS_INH_TX    BIT(8)
#define MSCC_MAC_CFG_LFS_CFG_LFS_DIS_TX    BIT(4)
#define MSCC_MAC_CFG_LFS_CFG_LFS_UNIDIR_ENA   BIT(3)
#define MSCC_MAC_CFG_LFS_CFG_USE_LEADING_EDGE_DETECT  BIT(2)
#define MSCC_MAC_CFG_LFS_CFG_SPURIOUS_Q_DIS   BIT(1)
#define MSCC_MAC_CFG_LFS_CFG_LFS_MODE_ENA   BIT(0)

#define MSCC_MAC_CFG_LB_CFG_XGMII_HOST_LB_ENA   BIT(4)
#define MSCC_MAC_CFG_LB_CFG_XGMII_PHY_LB_ENA   BIT(0)

#define MSCC_MAC_CFG_PKTINF_CFG_STRIP_FCS_ENA   BIT(0)
#define MSCC_MAC_CFG_PKTINF_CFG_INSERT_FCS_ENA   BIT(4)
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#define MSCC_MAC_CFG_PKTINF_CFG_INSERT_PREAMBLE_ENA  BIT(12)
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#define MSCC_MAC_CFG_PKTINF_CFG_LF_RELAY_ENA   BIT(20)
#define MSCC_MAC_CFG_PKTINF_CFG_RF_RELAY_ENA   BIT(24)
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#define MSCC_MAC_CFG_PKTINF_CFG_ENABLE_RX_PADDING  BIT(26)
#define MSCC_MAC_CFG_PKTINF_CFG_ENABLE_4BYTE_PREAMBLE  BIT(27)
#define MSCC_MAC_CFG_PKTINF_CFG_MACSEC_BYPASS_NUM_PTP_STALL_CLKS(x) ((x) << 28)
#define MSCC_MAC_CFG_PKTINF_CFG_MACSEC_BYPASS_NUM_PTP_STALL_CLKS_M GENMASK(30, 28)

#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_VALUE(x)  ((x) << 16)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_VALUE_M  GENMASK(31, 16)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_WAIT_FOR_LPI_LOW BIT(12)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_USE_PAUSE_STALL_ENA BIT(8)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_REPL_MODE BIT(4)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_FRC_FRAME BIT(2)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_MODE(x)  (x)
#define MSCC_MAC_PAUSE_CFG_TX_FRAME_CTRL_PAUSE_MODE_M  GENMASK(1, 0)

#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_EARLY_PAUSE_DETECT_ENA BIT(16)
#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_PRE_CRC_MODE  BIT(20)
#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_PAUSE_TIMER_ENA BIT(12)
#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_PAUSE_REACT_ENA BIT(8)
#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_PAUSE_FRAME_DROP_ENA BIT(4)
#define MSCC_MAC_PAUSE_CFG_RX_FRAME_CTRL_PAUSE_MODE  BIT(0)

#define MSCC_MAC_PAUSE_CFG_STATE_PAUSE_STATE   BIT(0)
#define MSCC_MAC_PAUSE_CFG_STATE_MAC_TX_PAUSE_GEN  BIT(4)

#define MSCC_PROC_IP_1588_TOP_CFG_STAT_MODE_CTL   0x2
#define MSCC_PROC_IP_1588_TOP_CFG_STAT_MODE_CTL_PROTOCOL_MODE(x) (x)
#define MSCC_PROC_IP_1588_TOP_CFG_STAT_MODE_CTL_PROTOCOL_MODE_M GENMASK(2, 0)

#endif /* _MSCC_PHY_LINE_MAC_H_ */